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Titelaufnahme

Titel
Leistungsarmer ADC für energieautarke Systeme / eingereicht von Saberi Fathi Seyed Iman
VerfasserSaberi Fathi, Seyed Iman
Begutachter / BegutachterinPretl, Harald
ErschienenLinz, 2017
Umfang88 Seiten : Illustrationen
HochschulschriftUniversität Linz, Masterarbeit, 2017
SpracheDeutsch
DokumenttypMasterarbeit
Schlagwörter (DE)ADC / SAR ADC / Successive Approximation / Schaltschema / leistungsarmer ADC
Schlagwörter (EN)ADC / SAR ADC / successive approximation / switching scheme / ultra-low power ADC
URNurn:nbn:at:at-ubl:1-16068 Persistent Identifier (URN)
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Leistungsarmer ADC für energieautarke Systeme [4.13 mb]
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Zusammenfassung (Deutsch)

Im Zuge dieser Arbeit wurde ein Sukzessive-Approximation-Register (SAR) Analog-Digital-Umsetzer (ADC) für energie-autarke Systeme, wo sowohl Energieeffizienz als auch die entsprechende Linearität für die analoge Messeinheit gefordert werden, entworfen. Vor der Implementierung dieses Umsetzers wurden zuerst verschiedene Verfahren aus der Literatur und aktuelle Design-Trends gegenübergestellt, um die Teilkomponenten, welche aus dem ADC, dem Komparator, dem Sampling-Schalter und der digitalen SAR-Logik bestehen, auf niedrige Leistungsaufnahme unter Berücksichtigung der Linearität zu optimieren. Der im ADC eingesetzte Digital-Analog-Umsetzer wurde aus einer Hybrid-Struktur (die aus einem konventionellen binär gewichteten kapazitivem Array und einem C-2C-Netzwerk besteht) mit einem speziellen Schaltschema (OSSI-HBSI) implementiert, um den Großteil der Verlustleistung, nämlich die vom Digital-Analog-Umsetzer, zu reduzieren. Der Komparator ist in getakteter Weise aus der Kombination einer PMOS- und NMOS-Vorverstärkerstufe implementiert, um sowohl einen Rail-to-Rail Spannungsbereich zu garantieren als auch die Verlustenergie zu senken. Es wurde anschließend ein Layout in einem 180 nm ein-Wannen CMOS-Prozess der Firma AustriaMicroSystems für einen 12-Bit-Umsetzer mithilfe der Cadence Designumgebung erstellt und der in der Hardware-Beschreibungssprache (VHDL) implementierte digitalen Teilschaltung entworfen. Aus der Post-Layout-Simulation des realisierten ADC wurde eine effektive Anzahl der Bits von 9.54 ermittelt. Die DNL liegt im Bereich von -1 LSB bis 9.23 LSB und die INL liegt im Bereich von -14.34 LSB bis 6.67 LSB. Diese können mittels einer geeigneten digitalen Kalibration verbessert werden. Die erzielte Leistungskennzahl (Walden FoM) beträgt 205.6 fJ / conv.step für den gesamten ADC, wobei ungefähr 95.4 % des Leistungsverbrauchs aus der digitalen Teilschaltung stammen, was noch weiter optimiert werden könnte.

Zusammenfassung (Englisch)

As part of this thesis, a successive approximation register (SAR) analog-digital converter (ADC) was developed for extremely low-energy autonomous systems, where both, the energy-efficiency and the corresponding linearity for the analog measuring unit are main objectives. To implement this goal, various methods and the current design trends were first researched in the literature to optimize the power drawn by the subcomponents while maintaining the linearity. These subcomponents are the digital-to-analog converter (DAC), the comparator, the sampling switch and the digital SAR logic. The DAC used in the ADC implements a hybrid structure, which consists of a conventional binary-weighted capacitive array and a C-2C network, with a special switching scheme (OSSI-HBSI) to reduce the main source of power consumption of the analog part. The comparator is implemented as a dynamic design from the combination of a PMOS and NMOS preamplifier stage to guarantee both a rail-to-rail voltage range and to reduce the energy consumption. A layout was then designed in a 180 nm single-well AustriaMicroSystems CMOS process for a 12-bit converter using the Cadence design environment. The digital sub-circuit was implemented in very high speed integrated circuit hardware description language (VHDL). In the post-layout simulation of the realized analog-to-digital converter an effective number of bits of 9.54 has been achieved. The differential non-linearity is within -1 LSB to 9.23 LSB, and the integral non-linearity is within -14.34 LSB to 6.67 LSB. This can be improved by implementing a digital calibration. The achieved performance (Walden FoM) is 205.6 fJ / conv.step for the entire ADC, whereby the power consumption from the digital sub-circuit is approx. 95.4 %, which could be further reduced.